{"id":2365,"date":"2013-12-05T17:00:35","date_gmt":"2013-12-05T17:00:35","guid":{"rendered":"https:\/\/www3.hhu.de\/duesseldorfer-archiv\/?p=2365"},"modified":"2016-04-25T11:12:26","modified_gmt":"2016-04-25T11:12:26","slug":"4b-o-8612-fehlercodierungsdatenblock","status":"publish","type":"post","link":"https:\/\/d-prax.de\/?p=2365","title":{"rendered":"4b O 86\/12 – Fehlercodierungsdatenblock"},"content":{"rendered":"
\n
\n
\n
D\u00fcsseldorfer Entscheidung Nr.: 2158<\/strong><\/div>\n<\/div>\n<\/div>\n<\/div>\n

Landgericht D\u00fcsseldorf
\nUrteil vom 5. Dezember 2013, Az. 4b O 86\/12<\/p>\n

<\/p>\n

I. Die Klage wird abgewiesen.
\nII. Die Kosten des Rechtsstreits hat der Kl\u00e4ger zu tragen.
\nIII. Das Urteil ist gegen Sicherheitsleistung in H\u00f6he von 110 % des jeweils zu vollstreckenden Betrages vorl\u00e4ufig vollstreckbar.<\/p>\n

Tatbestand
\nDer Kl\u00e4ger nimmt die Beklagte wegen Patentverletzung auf Unterlassung, Rechnungslegung, Vernichtung, R\u00fcckruf und Feststellung der Entsch\u00e4digungs- und Schadensersatzpflicht in Anspruch.<\/p>\n

Der Kl\u00e4ger ist Insolvenzverwalter \u00fcber das Verm\u00f6gen der A AG, \u00fcber das mit Beschluss vom 01.04.2009 das Insolvenzverfahren er\u00f6ffnet wurde. Die A AG geht auf eine Ausgr\u00fcndung der Halbleiterspeicherbranche seitens der B AG zur\u00fcck. Sie ist eingetragene Inhaberin des Patents DE 10 2007 011 XXXB4 (nachfolgend: Klagepatent, Anlage K-C-1; K-C-2). Die B AG geht ihrerseits auf eine Ausgr\u00fcndung des Halbleitergesch\u00e4fts der C AG zur\u00fcck.<\/p>\n

Das Klagepatent wurde am 12.03.2007 angemeldet. Die Anmeldung wurde am 18.09.2008 und die Patenterteilung am 02.04.2009 ver\u00f6ffentlicht. Das Klagepatent steht in Kraft. Die Beklagte reichte am 01.10.2012 Nichtigkeitsklage beim Bundespatentgericht ein (Anlage B4), \u00fcber die noch nicht entschieden ist.<\/p>\n

Das Klagepatent betrifft eine Schaltung zum Erzeugen eines Fehlercodierungsdatenblocks, eine Vorrichtung mit der Schaltung und eine Vorrichtung zum Erzeugen eines Fehlercodierungsdatenblocks. Die vom Kl\u00e4ger geltend gemachten Patentanspr\u00fcche 1 und 11 lauten:
\nPatentanspruch 1
\nSchaltung (100) zum Erzeugen eines Fehlercodierungsdatenblocks f\u00fcr einen ersten Datenblock mit
\neinem ersten Fehlercodierungsweg (120), der ausgebildet ist, den Fehlercodierungsdatenblock gem\u00e4\u00df einer ersten Fehlercodierung zu erzeugen; und
\neinem zweiten Fehlercodierungsweg (130), der ausgebildet ist, den Fehlercodierungsdatenblock gem\u00e4\u00df einer zweiten Fehlercodierung zu erzeugen;
\nwobei der Fehlercodierungsdatenblock f\u00fcr den ersten Datenblock abh\u00e4ngig von einem Steuerindikator (116) wahlweise durch den ersten (120) oder zweiten (130) Fehlercodierungsweg erzeugt wird, und der erste Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung (122) aufweist, die ausgebildet ist einen ersten Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren, und der zweite Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung (132) aufweist, die ausgebildet ist einen zweiten von dem ersten unterschiedlichen Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren.
\nPatentanspruch 11
\nVorrichtung mit
\neinem Prozessor (310);
\neinem Speicher (320); und
\neiner Schaltung zum Erzeugen eines Fehlercodierungsdatenblocks f\u00fcr einen ersten Datenblock nach einem der Anspr\u00fcche 1 bis 10, die zwischen dem
\nProzessor (310) und den Speicher (320) gekoppelt ist.<\/p>\n

Nachfolgend abgebildet sind zeichnerische Darstellungen, die bevorzugte Ausf\u00fchrungsformen der Erfindung betreffen und der Klagepatentschrift entnommen sind.<\/p>\n

Figur 1C zeigt ein Blockschaltbild eines Ausf\u00fchrungsbeispiels einer Schaltung mit einem Steuerindikator und mit einem gemeinsamen Fehlercodierer:<\/p>\n

Figur 3 stellt ein Blockschaltbild einer Schaltung als Schnittstellenvorrichtung zwischen einer Speichersteuerung und einem Speicherchip dar:<\/p>\n

Figur 4 zeigt ein Blockschaltbild eines Ausf\u00fchrungsbeispiels einer Schaltung als Speicherschnittstellenvorrichtung mit einem parallelen Eingang, einem Seriell-zu-Parallel-Wandler, einer programmierbaren logischen Einheit, einem Fehlercodierer und einem Modus-Register.<\/p>\n

Die Beklagte greift \u201ejede auf GDDR5-Speichertechnologie basierende Grafikkarte\u201c an (vgl. Bl. 93 GA; nachfolgend: angegriffene Ausf\u00fchrungsform). Sie bietet an und vertreibt in der Bundesrepublik Deutschland u.a. Workstationen, die Grafikkarten aufweisen, welche auf der GDDR5-Speichertechnologie basieren. Konkret enthalten die Grafikkarten GDDR5-DRAM-Bausteine, bei denen die Schaltung zum Erzeugen eines Fehlercodierungsdatenblocks standardisiert ist. Die Schaltungen entsprechen den Vorgaben des JEDEC-Standard GDDR5 SGRAM JESD212 (Dezember 2009) (nachfolgend: Standard). Als ein Beispiel nennt der Kl\u00e4ger die Grafikkarte \u201eD 1,0 GB\u201c (vgl. Anlage K-C-4 und K-C-7). Die Grafikkarte beinhaltet einen Grafikprozessor des Typs \u201eD\u201c und GDDR5-DRAM-Bausteine von E (vgl. Anlage K-C-7). Auf der Grafikkarte steht \u201eMade in China\u201c (vgl. Anlage K-C-7, drittletzte Seite).<\/p>\n

Der Signalweg im Schreib- und Lesevorgang kann nach dem \u00fcbereinstimmenden Vortrag der Parteien anhand Figur 18 des Standards nachvollzogen werden, die nachfolgend eingeblendet wird:<\/p>\n

Im M\u00e4rz 1995 schlossen die C AG und E Co. Ltd. einen Kreuzlizenzvertrag \u00fcber die Nutzung verschiedener Schutzrechte im Bereich der Halbleitertechnologie. Der Lizenzvertrag bezieht sich auf \u201eSemiconductor Devices\u201c auf deren Definition im Vertrag verwiesen wird (vgl. Anlage 2 zum Protokoll).<\/p>\n

Der Kl\u00e4ger meint, Vorrichtungen, die den Vorgaben des Standards folgten, machten zwangsl\u00e4ufig von der Lehre der Klagepatentanspr\u00fcche 1 und 11 Gebrauch. Da der Standard die Benutzung der patentgem\u00e4\u00dfen Lehre voraussetze, verletze auch die angegriffene Ausf\u00fchrungsform das Klagepatent.<\/p>\n

Der GDDR5 DRAM der angegriffenen Ausf\u00fchrungsform erzeuge Fehlercodierungsdatenbl\u00f6cke im Sinne des Klagepatents f\u00fcr die Read\/Write-Daten, die zur \u00dcberpr\u00fcfung an einen Prozessor\/Speichercontroller gesandt w\u00fcrden. Dies entspreche dem Ausf\u00fchrungsbeispiel gem\u00e4\u00df Figur 4 des Klagepatents, bei der die Schaltung eine Speicherschnittstellenvorrichtung zwischen einem Prozessor und einem Speicher sei.<\/p>\n

Der Kl\u00e4ger tr\u00e4gt im Wesentlichen vor:<\/p>\n

Figur 3 verdeutliche eine Schaltung, bei der die Daten einmal vom Prozessor zum Speicher beim Schreiben und beim Lesen in umgekehrter Richtung fl\u00f6ssen. Dies seien zwei Fehlercodierungswege im Sinne des Klagepatents. Das Klagepatent beschreibe, dass der gleiche Fehlercodierungsalgorithmus f\u00fcr beide Fehlercodierungswege verwendet w\u00fcrde. Es w\u00fcrden aber unterschiedliche Datenanordnungs\u00e4nderungsalgorithmen genutzt, und zwar zueinander quasi inverse Datenanordnungs\u00e4nderungsalgorithmen. Nichts anderes schreibe Patentanspruch 1 vor. Die angegriffene Ausf\u00fchrungsform arbeite so.<\/p>\n

Beim Lese- und Schreibzugriff l\u00e4gen nach dem Standard unterschiedliche Fehlercodierungswege im Sinne des Klagepatents vor. Die Erzeugung des Fehlercodierungsdatenblocks sei abh\u00e4ngig von der Information im Mode-Register. Der Steuerindikator bestehe aus read\/ write und den zugeh\u00f6rigen Modus-Register-Eintr\u00e4gen \u201eread CRC\/ write CRC\u201c). Der Fehlercodierungsdatenblock werde dabei abh\u00e4ngig von einem Steuerindikator wahlweise durch den ersten oder den zweiten Fehlercodierungsweg erzeugt.<\/p>\n

Der erste Datenanordnungs\u00e4nderungsalgorithmus der ersten Datenanordnungs\u00e4nderungsvorrichtung im Standard sei auf die Anordnung der 64 Datenbits bezogen, die parallel auf einmal aus den Speicherzellen ausgelesen und ggf. invertiert w\u00fcrden zusammen mit den 8 DBI-Bits in einer Matrix von 72 Zellen, die dann der CRC-Schaltung zugef\u00fchrt werde, um den Fehlercodierungsdatenblock zu erzeugen. Der zweite Datenanordnungs\u00e4nderungsalgorithmus der zweiten Datenanordnungs\u00e4nderungsvorrichtung beziehe sich auf die Anordnung von jeweils 9 gleichzeitig empfangenen Daten (8 DQ-Daten und 1 DBI-Datum), die Eingabe in einen Seriell-Parallel-Wandler, der aus 8 nacheinander empfangenen 9 Bit-Paketen ein 72 Bit-Paket erzeuge, das nach einer Synchronisation der Schaltung zugef\u00fchrt werde, um den Fehlercodierungsdatenblock zu erzeugen.<\/p>\n

Der Kl\u00e4ger beantragt sinngem\u00e4\u00df,<\/p>\n

I. die Beklagte zu verurteilen,<\/p>\n

1. es bei Meidung eines f\u00fcr jeden Fall der Zuwiderhandlung vom Gericht festzusetzenden Ordnungsgeldes bis zu 250.000,00 EUR – ersatzweise Ordnungshaft – oder einer Ordnungshaft bis zu sechs Monaten, im Falle wiederholter Zuwiderhandlung bis zu insgesamt zwei Jahren, wobei die Ordnungshaft hinsichtlich der Beklagten an ihrem Gesch\u00e4ftsf\u00fchrer zu vollziehen ist, zu unterlassen,<\/p>\n

a) Schaltungen zum Erzeugen eines Fehlercodierungsdatenblocks f\u00fcr einen ersten Datenblock mit einem ersten Fehlercodierungsweg, der ausgebildet ist, den Fehlercodierungsdatenblock gem\u00e4\u00df einer ersten Fehlercodierung zu erzeugen; und einem zweiten Fehlercodierungsweg, der ausgebildet ist, den Fehlercodierungsdatenblock gem\u00e4\u00df einer zweiten Fehlercodierung zu erzeugen;<\/p>\n

in der Bundesrepublik Deutschland anzubieten, in Verkehr zu bringen oder zu gebrauchen oder zu den genannten Zwecken einzuf\u00fchren oder zu besitzen,<\/p>\n

wobei der Fehlercodierungsdatenblock f\u00fcr den ersten Datenblock abh\u00e4ngig von einem Steuerindikator wahlweise durch den ersten oder zweiten Fehlercodierungsweg erzeugt wird, und der erste Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung aufweist, die ausgebildet ist einen ersten Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren, und der zweite Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung aufweist, die ausgebildet ist einen zweiten von dem ersten unterschiedlichen Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren;
\n(DE 10 2007 011 XXXB4, Anspruch 1)<\/p>\n

b) Vorrichtungen mit einem Prozessor, einem Speicher und einer Schaltung zum Erzeugen eines Fehlercodierungsdatenblocks f\u00fcr einen ersten Datenblock gem\u00e4\u00df I.1.a), die zwischen dem Prozessor und dem Speicher gekoppelt ist;
\n(DE 10 1007 011 XXXB4, Anspruch 11)<\/p>\n

in der Bundesrepublik Deutschland anzubieten, in Verkehr zu bringen oder zu gebrauchen oder zu den genannten Zwecken einzuf\u00fchren oder zu besitzen;<\/p>\n

2. dem Kl\u00e4ger dar\u00fcber Rechnung zu legen, in welchem Umfang sie die zu 1. bezeichneten Handlungen seit dem 18. Oktober 2008 begangen hat, und zwar unter Angabe<\/p>\n

a) der Menge der erhaltenen oder bestellten Erzeugnisse unter Angabe der Typen- und Produktbezeichnungen, der Namen und Anschriften der Hersteller, Lieferanten und anderer Vorbesitzer sowie der bezahlten Preise,<\/p>\n

b) der einzelnen Lieferungen, aufgeschl\u00fcsselt nach Liefermengen, -zeiten und -preisen, den genauen Produkt- und Typenbezeichnungen sowie den Namen und Anschriften der Abnehmer einschlie\u00dflich der Verkaufsstellen, f\u00fcr welche die Erzeugnisse bestimmt waren,<\/p>\n

c) der einzelnen Angebote, aufgeschl\u00fcsselt nach Angebotsmengen, -zeiten und -preisen sowie Produkt- und Typenbezeichnungen sowie der Namen und Anschriften der Angebotsempf\u00e4nger,<\/p>\n

d) der betriebenen Werbung, aufgeschl\u00fcsselt nach Werbetr\u00e4gern, deren Auflagenh\u00f6he, Verbreitungszeitraum und Verbreitungsgebiet,<\/p>\n

e) der nach den einzelnen Kostenfaktoren aufgeschl\u00fcsselten Gestehungskosten und des erzielten Gewinns,<\/p>\n

wobei<\/p>\n

der Beklagten vorbehalten bleibt, die Namen und Anschriften der nichtgewerblichen Abnehmer und der Angebotsempf\u00e4nger statt dem Kl\u00e4ger einem von dem Kl\u00e4ger zu bezeichnenden, ihm gegen\u00fcber zur Verschwiegenheit verpflichteten, in der Bundesrepublik Deutschland ans\u00e4ssigen, vereidigten Wirtschaftspr\u00fcfer mitzuteilen, ob ein bestimmter Abnehmer oder Angebotsempf\u00e4nger in der Aufstellung enthalten ist;<\/p>\n

die Beklagte zum Nachweis der Angaben zu a) und b) die entsprechenden Einkaufs- und Verkaufsbelege (Rechnungen oder Lieferscheine) in Kopie vorzulegen hat, wobei geheimhaltungsbed\u00fcrftige Details au\u00dferhalb der auskunftspflichtigen Daten geschw\u00e4rzt werden d\u00fcrfen;<\/p>\n

die Angaben zu e) nur f\u00fcr die Zeit seit dem 2. Mai 2009 zu machen sind;<\/p>\n

3. die in ihrem unmittelbaren oder mittelbaren Besitz oder Eigentum befindlichen, unter 1. bezeichneten Erzeugnisse selbst zu vernichten oder an einen von dem Kl\u00e4ger zu benennenden Gerichtsvollzieher zum Zwecke der Vernichtung auf ihre Kosten herauszugeben;<\/p>\n

4. die unter 1. beschriebenen fr\u00fchestens seit dem 02.04.2009 in Verkehr gebrachten Erzeugnisse gegen\u00fcber den gewerblichen Abnehmern unter Hinweis auf den gerichtlich (Urteil \u2026 vom \u2026) festgestellten patentverletzenden Zustand der Sache und mit der verbindlichen Zusage zur\u00fcckzurufen, etwaige Entgelte zu erstatten sowie Kosten der R\u00fcckgabe wie f\u00fcr Verpackung, Transport oder Lagerung zu \u00fcbernehmen und die Erzeugnisse wieder an sich zu nehmen.<\/p>\n

II. festzustellen,<\/p>\n

1. dass die Beklagte verpflichtet ist, dem Kl\u00e4ger f\u00fcr die zu I. 1. bezeichneten, in der Zeit vom 18. Oktober 2008 bis zum 1. Mai 2009 begangenen Handlungen eine angemessene Entsch\u00e4digung zu zahlen;<\/p>\n

2. dass die Beklagte verpflichtet ist, dem Kl\u00e4ger allen Schaden zu ersetzen, der ihm durch die zu I. 1. bezeichneten, seit dem 2. Mai 2009 begangenen Handlungen entstanden ist und noch entstehen wird.<\/p>\n

Die Beklagte beantragt,<\/p>\n

die Klage abzuweisen,<\/p>\n

hilfsweise das Verfahren bis zur rechtskr\u00e4ftigen Entscheidung \u00fcber die Nichtigkeit des Klagepatents auszusetzen,<\/p>\n

hilfsweise das Verfahren bis zum rechtskr\u00e4ftigen Abschluss des derzeit beim BGH unter dem Aktenzeichen X ZR 94\/13 anh\u00e4ngigen Verfahrens (zuvor: OLG M\u00fcnchen, Az.: 6 U 541\/12) auszusetzen.<\/p>\n

Die Beklagte meint, dass das Klagepatent keinen Niederschlag in dem Standard gefunden habe. Die Merkmale 2 bis 6 des Anspruchs 1 des Klagepatents seien nicht standardgem\u00e4\u00df. Die angegriffene Ausf\u00fchrungsform verwirkliche nicht diese Merkmale des Klagepatents.<\/p>\n

Die Beklagte tr\u00e4gt im Wesentlichen vor:<\/p>\n

Der Standard zeige weder mehrere Fehlercodierungswege, noch eine Auswahl eines Fehlercodierungswegs, noch verschiedene Datenanordnungs\u00e4nderungsvorrichtungen auf.<\/p>\n

Der Lese- und Schreibzugriff, der notwendigerweise unterschiedliche Wege der Datenbl\u00f6cke mit sich bringe, benutze keine unterschiedlichen Fehlercodierungswege im Sinne des Klagepatents. Nach dem Klagepatent m\u00fcssten f\u00fcr den ersten Datenblock, der beispielsweise in einem Schreibmodus geschrieben werden solle, zwei Fehlercodierungswege zur Verf\u00fcgung stehen.<\/p>\n

Es finde keine Wahl des Fehlercodierungsweges abh\u00e4ngig von einem Steuerindikator statt. Ein am Eingang 102 anliegender Datenblock m\u00fcsse nach dem Klagepatent grunds\u00e4tzlich unterschiedliche Wege der Codierung eischlagen k\u00f6nnen, die insbesondere verschiedene Datenanordnungsver\u00e4nderungsvorrichtungen aufwiesen. Im Standard werde jeder an einem Eingang 102 (beispielsweise den DQ- und DBI-Pins) anliegende Datenblock auf demselben Weg einer Fehlercodierung unterzogen. Eine Auswahl von Fehlercodierungswegen im Sinne des Klagepatents finde nicht statt.<\/p>\n

Der Standard arbeite nicht mit unterschiedlichen Datenanordnungsver\u00e4nderungsvorrichtungen bzw. unterschiedlichen Datenanordnungs\u00e4nderungsalgorithmen. Eine Datenanordnungsver\u00e4nderungsvorrichtung im Sinne des Klagepatents erzeuge auf der Basis des ersten Datenblocks einen zweiten Datenblock, der an den Fehlercodierer ausgegeben werde. Gegenstand der Datenanordnungsver\u00e4nderung sei die Vorbereitung auf einen Fehlererkennungs- oder \u2013korrekturalgorithmus. Datenanordnungsver\u00e4nderung im Sinne des Klagepatents bedeute also nicht lediglich die Umgruppierung von Daten, um die weitere Verarbeitung im System zu gew\u00e4hrleisten, sondern die spezifisch auf eine Verbesserung der Robustheit der \u00dcbertragung abzielende \u00c4nderung der Datenanordnung.<\/p>\n

Die Beklagte erhebt den Einwand der Ersch\u00f6pfung, da die GDDR5-DRAM-Bausteine von E aus lizenzierter Quelle stammten. Die Lizenzierung sei insolvenzfest.<\/p>\n

Die Beklagte erhebt dar\u00fcber hinaus die Einrede der fehlenden Klagbarkeit. Der Kl\u00e4ger verlagere den Rechtsstreit auf die Beklagte, statt sich mit E zu einigen oder ein Schiedsverfahren anzustrengen \u2013 wie es der Lizenzvertrag mit E vorsehe. Damit versto\u00dfe der Kl\u00e4ger gegen den mit E abgeschlossenen Vertrag. Die Beklagte k\u00f6nne sich darauf berufen.<\/p>\n

Die Beklagte ist der Meinung, der Kl\u00e4ger sei auch auf kartellrechtlicher Grundlage gehindert, seine Anspr\u00fcche durchzusetzen. Er missbrauche gegen\u00fcber der Beklagten eine marktbeherrschende Stellung.<\/p>\n

Die Beklagte ist schlie\u00dflich der Ansicht, das Klagepatent werde sich als nicht rechtsbest\u00e4ndig erweisen. Im anh\u00e4ngigen Nichtigkeitsverfahren werde das Klagepatent vernichtet.<\/p>\n

Im \u00dcbrigen sei das Verfahren bis zum rechtskr\u00e4ftigen Abschluss des beim BGH anh\u00e4ngigen Verfahrens (vormals OLG M\u00fcnchen, Az. 6 U 541\/12) auszusetzen, da andernfalls die Gefahr sich widersprechender Entscheidungen bestehe.<\/p>\n

Wegen der weiteren Einzelheiten des Sach- und Streitstandes wird auf die wechselseitigen Schrifts\u00e4tze der Parteien nebst Anlagen sowie auf das Protokoll der m\u00fcndlichen Verhandlung vom 31.10.2013 Bezug genommen. Die beigezogenen Akten der Parallelverfahren (4b O 39\/11, 4b O 85\/12, 4b O 87\/12 und 4b 88\/12) waren Gegenstand der m\u00fcndlichen Verhandlung.<\/p>\n

Entscheidungsgr\u00fcnde
\nA.
\nDie Klage ist zul\u00e4ssig.<\/p>\n

Der Zul\u00e4ssigkeit der Klage steht nicht die fehlende Klagbarkeit der geltend gemachten Anspr\u00fcche entgegen. Die Beklagte beruft sich insofern auf eine Schiedsgerichtsklausel im Lizenzvertrag mit E. Um dieser aus dem Weg zu gehen, nehme er die Beklagte in Anspruch und verlagere den Streit auf diese. Dieser Einwand greift nicht durch. Die Schiedsgerichtsklausel wirkt lediglich inter partes, so dass allenfalls Rechtsstreitigkeiten zwischen den Vertragsparteien der staatlichen Gerichtsbarkeit entzogen sind, \u00a7 1032 ZPO. Dar\u00fcber hinaus hindert sie den Kl\u00e4ger nicht, Anspr\u00fcche gegen Dritte geltend zu machen, selbst wenn sie im Zusammenhang mit dem Lizenzvertrag mit E stehen. Etwas anderes ergibt sich auch nicht aus dem von der Beklagten zitierten Art. 7.2 des Lizenzvertrages. Dieser betrifft lediglich die Absicht, auf Anfrage in Vertragsverhandlungen f\u00fcr weitere Patente zu treten, die Halbleiterbausteine betreffen, welche nicht unter den Lizenzvertrag fallen. Auch die Pr\u00e4ambel gibt in dieser Hinsicht nichts her. Allein die Absicht, Streitigkeiten im gegenseitigen Einvernehmen beziehungsweise vor einem Schiedsgericht zu l\u00f6sen, entfaltet keine rechtliche Bindungswirkung im Hinblick auf die Klagbarkeit von Anspr\u00fcchen gegen Dritte.<\/p>\n

B.
\nDie Klage ist unbegr\u00fcndet.<\/p>\n

Dem Kl\u00e4ger stehen die geltend gemachten Anspr\u00fcche auf Unterlassung, Rechnungslegung, Vernichtung, R\u00fcckruf und Feststellung der Schadensersatzpflicht gem\u00e4\u00df den \u00a7\u00a7 9, 139 Abs. 1, 139 Abs. 2, 140b Abs. 1, Abs. 3 PatG, \u00a7\u00a7 242, 259 BGB, 140a Abs. 1, S. 1, Abs. 3 S. 1, 1. Alt. PatG nicht zu.<\/p>\n

I.
\nDas Klagepatent bezieht sich auf Schaltungen zum Fehlercodieren.<\/p>\n

Das Klagepatent f\u00fchrt einleitend aus, dass die Anforderungen an die Daten\u00fcbertragungsgeschwindigkeit von Systemen st\u00e4ndig wachsen. Dabei komme der Fehlererkennung und\/oder der Fehlerkorrektur eine Schl\u00fcsselrolle zu, um eine fehlerlose Daten\u00fcbertragung zu gew\u00e4hrleisten und\/oder die Systembandbreite weiter zu erh\u00f6hen (Klagepatentschrift, Abs. [0002]).<\/p>\n

Es gebe zwei Hauptgr\u00fcnde f\u00fcr den Einsatz von Fehlererkennungscodierung und m\u00f6glicherweise von Fehlerkorrekturcodierung. Der erste Grund liege darin, dass neue Anwendungen wie beispielsweise Graphikspeicher Befehlss\u00e4tze einsetzten. Ein Bitfehler in einem Code bzw. einem Befehlssatz k\u00f6nne dazu f\u00fchren, dass das System sich \u201eaufh\u00e4nge\u201c, d.h. nicht l\u00e4nger funktioniere. Der zweite Grund bestehe darin, dass der Einsatz von Fehlererkennungs- und \u2013korrekturcodes es erm\u00f6gliche, die Systembandbreite zu erh\u00f6hen (Klagepatentschrift, Abs. [0050]).<\/p>\n

Das Klagepatent betont, dass verschiedene Fehlerarten auftreten k\u00f6nnten, die erkannt bzw. korrigiert werden m\u00fcssten. W\u00fcnschenswert sei daher der Einsatz eines Konzepts, das Fehler verschiedener Fehlerarten effizient erkennen und korrigieren k\u00f6nne (Klagepatentschrift, Abs. [0003] und [0004]).<\/p>\n

Das Klagepatent geht davon aus, dass eine optimale Fehlerkorrektur immer auch von den Charakteristika der \u00fcbertragenen Daten abh\u00e4ngt. Bei jeder Art von Fehlererkennungscodierung bzw. Fehlerkorrekturcodierung m\u00fcssten daher die richtigen Charakteristika ausgew\u00e4hlt werden. Aus einer Vielzahl m\u00f6glicher Algorithmen (wie z.B. polynombasierter Codes wie CRC-Codes) m\u00fcsste also der beste Algorithmus mit dem besten Polynom ausgesucht werden. Auch m\u00fcsse die Anordnung f\u00fcr die Datenverarbeitung gew\u00e4hlt werden, die beeinflusse, welche Art von Fehlern am besten erkannt bzw. korrigiert werden k\u00f6nne (vgl. Klagepatentschrift, Abs. [0051].<\/p>\n

Vor diesem Hintergrund stellt sich das Klagepatent die Aufgabe (das technische Problem), Schaltungen zum Fehlercodieren bereit zu stellen, die abh\u00e4ngig von den \u00fcbertragenen Daten verschiedene Fehlerkorrekturen zulassen. Dabei sollen die Schaltungen eine flexible Auswahl beispielsweise der Datenverarbeitungsreihenfolge und des CRC-Polynoms abh\u00e4ngig von den \u00fcbertragenen Daten erm\u00f6glichen (vgl. Klagepatentschrift Abs. [0055], [0003], [0004] und [0008]).<\/p>\n

Diese Aufgabe l\u00f6st das Klagepatent u.a. durch eine Schaltung nach Anspruch 1 und eine Vorrichtung nach Anspruch 11 mit den folgenden Merkmalen:<\/p>\n

Patentanspruch 1<\/p>\n

(1) Schaltung (100) zum Erzeugen eines Fehlercodierungsdatenblocks f\u00fcr einen ersten Datenblock<\/p>\n

(2) mit einem ersten Fehlercodierungsweg (120), der ausgebildet ist, den Fehlercodierungsdatenblock gem\u00e4\u00df einer ersten Fehlercodierung zu erzeugen,<\/p>\n

(3) mit einem zweiten Fehlercodierungsweg (130), der ausgebildet ist, den Fehlercodierungsdatenblock gem\u00e4\u00df einer zweiten Fehlercodierung zu erzeugen;<\/p>\n

(4) wobei der Fehlercodierungsdatenblock f\u00fcr den ersten Datenblock abh\u00e4ngig von einem Steuerindikator (116) wahlweise durch den ersten (120) oder zweiten (130) Fehlercodierungsweg erzeugt wird;<\/p>\n

(5) der erste Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung (122) aufweist, die ausgebildet ist, einen ersten Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren;<\/p>\n

(6) der zweite Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung (132) aufweist, die ausgebildet ist, einen zweiten von dem ersten unterschiedlichen Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren.<\/p>\n

Patentanspruch 11<\/p>\n

(1) Vorrichtung<\/p>\n

(2) mit einem Prozessor (310),<\/p>\n

(3) einem Speicher (320 ) und<\/p>\n

(4) einer Schaltung zum Erzeugen eines Fehlercodierungsdatenblocks f\u00fcr einen ersten Datenblock nach einem der Anspr\u00fcche 1 bis 10, die zwischen dem
\nProzessor (310) und den Speicher (320) gekoppelt ist.<\/p>\n

II.<\/p>\n

1.
\nGegenstand von Patentanspruch 1 ist eine Schaltung, deren Funktion es ist, einen Fehlercodierungsdatenblock f\u00fcr einen ersten Datenblock zu erzeugen (Merkmal 1). Dabei weist die Schaltung zwei Fehlercodierungswege auf, die jeweils ausgebildet sind, den Fehlercodierungsdatenblock gem\u00e4\u00df einer ersten bzw. einer zweiten Fehlercodierung zu erzeugen (Merkmale 2 und 3).<\/p>\n

Je nachdem, ob der erste oder der zweite Fehlercodierungsweg eingeschlagen wird, k\u00f6nnen demnach zwei verschiedene Fehlercodierungsdatenbl\u00f6cke entstehen. Zentraler Punkt der Erfindung ist damit, dass f\u00fcr einen Datenblock, der beispielsweise in einem Schreibmodus geschrieben werden soll (vgl. Klagepatentschrift, Abs. [0085]), \u2013 je nach Fehlerart \u2013 eine Auswahl unter verschiedenen Fehlercodierungswegen m\u00f6glich ist (vgl. Klagepatentschrift, Abs. [0019]). Sobald der Datenblock in das System eingegeben wird, m\u00fcssen diese unterschiedlichen Wege er\u00f6ffnet sein. Welcher Weg f\u00fcr den Datenblock eingeschlagen wird, entscheidet der Steuerindikator (vgl. Klagepatentschrift, Abs. [0022], [0026], [0028]).<\/p>\n

Das Klagepatent zielt damit auf eine flexible L\u00f6sung ab, nach der abh\u00e4ngig von der in dem Datenblock auftretenden Fehlerart die bestm\u00f6gliche Fehlererkennung bzw. Fehlerkorrektur im Hinblick auf diesen einen Datenblock erreicht werden soll. Die beste Fehlerkennung bzw. Fehlerkorrektur soll durch Auswahl und Kombination eines geeigneten Datenver\u00e4nderungsalgorithmus und eines geeigneten Fehlercodierungsalgorithmus bewirkt werden (vgl. Klagepatentschrift, Abs. [0035] und Abs. [0037]). Durch die flexible Anpassung der Fehlercodierung soll die Fehlererkennungs- bzw. Fehlerkorrekturrate erh\u00f6ht werden.<\/p>\n

Demnach ergibt sich aus dem Wortlaut des Klagepatentanspruchs 1 (\u201ewahlweise\u201c in Merkmal 4) und aus der zugeh\u00f6rigen Beschreibung (Abs. [0019], [0055], [0076]) aber auch aus der soeben geschilderten, mit der Bereitstellung verschiedener Fehlercodierungswege verbundenen Funktion, dass zwischen dem ersten und zweiten Fehlercodierungsweg eine Wahl m\u00f6glich sein soll. Es muss die M\u00f6glichkeit bestehen, f\u00fcr ein und denselben ersten Datenblock den ersten oder den zweiten Fehlercodierungsweg zu w\u00e4hlen. Der erste Datenblock muss sowohl im ersten, als auch im zweiten Fehlercodierungsweg codiert werden k\u00f6nnen, wobei mittels des Steuerindikators letztlich einer der beiden Fehlercodierungswege ausgew\u00e4hlt wird.<\/p>\n

Nichts anderes ergibt sich aus den Abs\u00e4tzen [0084] ff. der Klagepatentschrift. Abs. [0085] der Klagepatentschrift beschreibt das Erzeugen eines Fehlercodierungsdatenblocks nach Auswahl eines bestimmten Datenanordnungsver\u00e4nderungsalgorithmus und eines Fehlercodierungsalgorithmus beispielhaft in Bezug auf einen Schreibvorgang. Der Verweis auf einen Schreibvorgang und einen Lesevorgang in Absatz [0084] gibt hingegen nichts daf\u00fcr her, dass jeder Vorgang f\u00fcr sich als Fehlercodierungsweg aufgefasst werden kann. Figur 3, auf den Abs. [0085] Bezug nimmt, verdeutlicht, wie der Datenblock im Schreibmodus von dem Eingang (102) bzw. (222E) der Datenanordnungs\u00e4nderungsvorrichtung (222) zum Speicher (320) gef\u00fchrt wird. Dabei wird abh\u00e4ngig von dem Steuerindikator (116) in der Datenanordnungsver\u00e4nderungsvorrichtung der f\u00fcr den Datenblock optimale Datenanordnungs\u00e4nderungsalgorithmus gew\u00e4hlt, um einen zweiten Datenblock zu erzeugen (wie in Figur 4 dargestellt). Dieser zweite Datenblock enth\u00e4lt eine Datenanordnung, die zu einer guten Fehlererkennung bzw. Fehlerkorrektur durch den Fehlercodierer (224) f\u00fchrt. Figur 3 zeigt damit eine Schaltung, bei der Daten, die geschrieben werden sollen, vom Prozessor zum Speicher flie\u00dfen. In dem beschriebenen Ausf\u00fchrungsbeispiel werden die Informationen des ersten Datenblocks am Ende des Schreibvorgangs zusammen mit dem Fehlercodierungsdatenblock in dem Speicher (320) gespeichert.<\/p>\n

Abs. [0085] beschreibt sodann, dass die Korrektheit der Informationen des ersten Datenblocks bei einem anderen Vorgang, n\u00e4mlich dem Auslesevorgang, \u00fcber die Auswertung des Fehlercodierungsdatenblocks \u00fcberpr\u00fcft werden kann. Diese \u00dcberpr\u00fcfung der Informationen erl\u00e4utert Abs. [0086] der Klagepatentschrift n\u00e4her unter Bezugnahme auf Figur 2. Danach gibt es zwei M\u00f6glichkeiten. Sind die Informationen des ersten Datenblocks in Form des ersten Datenblocks zusammen mit dem Fehlercodierungsdatenblock abgelegt, werden die beiden Bl\u00f6cke ausgelesen und der erste Datenblock wird \u2013 \u00e4hnlich wie in dem Schreibvorgang \u2013 gem\u00e4\u00df einer Schaltung verarbeitet. Das bedeutet, dass er in einer Datenanordnungsver\u00e4nderungseinheit in einen zweiten Datenblock mit einer zweiten Datenanordnung umgewandelt wird. Sodann wird derselbe Fehlercodierungsalgorithmus angewandt wie zuvor beim Schreibvorgang. So wird ein Fehlercodierungsdatenblock basierend auf dem ersten Datenblock erzeugt. Dieser Fehlercodierungsdatenblock wird mit dem gespeicherten Fehlercodierungsdatenblock verglichen. Stimmen die Fehlercodierungsdatenbl\u00f6cke \u00fcberein, sind die Informationen des ausgelesenen ersten Datenblocks korrekt.
\nIm zweiten Fall sind die Informationen des ersten Datenblocks in Form eines zweiten Datenblocks in dem Speicher abgespeichert (vgl. Klagepatentschrift, Abs. [0087]). Werden beim Lesevorgang der zweite Datenblock und der Fehlercodierungsdatenblock ausgelesen, wird der zweite Datenblock (der bereits eine Datenanordnungs\u00e4nderungsvorrichtung durchlaufen hat) direkt einem Fehlercodierer zugef\u00fchrt. Dort wird eine Fehlercodierung gem\u00e4\u00df demselben Fehlercodierungsalgorithmus durchgef\u00fchrt, der bereits beim Schreibvorgang angewandt wurde. Der dadurch erzeugte zweite Fehlercodierungsdatenblock wird dann mit dem gespeicherten Fehlercodierungsdatenblock verglichen. Um den ersten Datenblock wieder herzustellen, wird dann beispielsweise der inverse Datenanordnungs\u00e4nderungsalgorithmus zu dem Datenanordnungs\u00e4nderungsalgorithmus, der im Schreibvorgang verwendet wurde, durchgef\u00fchrt.<\/p>\n

Damit beschreiben die Ab\u00e4tze [0085] bis [0087] den Schreibvorgang und den Auslesevorgang nicht als mehrere unterschiedliche Fehlercodierungswege. Ein Fehlercodierungsweg ist immer nur bezogen auf einen Datenblock in einem Modus. In den Abs\u00e4tzen [0085] ff. geht es lediglich darum, festzustellen, ob die nach dem bereits beendeten Schreibvorgang abgespeicherten Informationen des ersten Datenblocks beim sp\u00e4teren, davon zu unterscheidenden Auslesevorgang richtig wiedergegeben werden. Dazu werden Fehlercodierungsdatenbl\u00f6cke miteinander verglichen, die im ersten Fall (erster Datenblock wurde im Speicher abgespeichert) identisch hergestellt werden und im zweiten Fall (zweiter Datenblock wurde im Speicher abgespeichert) nahezu identisch (unter Auslassung des in diesem Fall nicht notwendigen Durchlaufens der Datenanordnungs\u00e4nderungsvorrichtung). Das Klagepatent stellt damit den Schreibvorgang einerseits und den Auslesevorgang andererseits nicht als zwei unterschiedliche Fehlercodierungswege dar. Schreib- und Lesevorgang sind vielmehr zwei unterschiedliche Modi, bei denen theoretisch jeweils eine Auswahl eines Fehlercodierungsweges von mehreren Fehlercodierungswegen stattfinden k\u00f6nnte und jedenfalls in Bezug auf den Schreibvorgang gem\u00e4\u00df der Beschreibungsstelle in Abs. [0085] auch stattgefunden hat (vgl. Abs. [0085]). Da die beiden Vorg\u00e4nge aufeinander bezogen sind, wird beim Auslesevorgang im Ergebnis derselbe Fehlercodierungsweg genommen, der bereits beim Schreibvorgang ausgew\u00e4hlt wurde. Der inverse Datenanordnungs\u00e4nderungsalgorithmus dient lediglich dazu, aus dem zweiten Datenblock wieder den ersten Datenblock herzustellen, nicht aber zur Erzeugung eines Fehlercodierungsweges. Mit unterschiedlichen Fehlercodierungswegen im Sinne des Klagepatents hat dies nichts zu tun.<\/p>\n

2.
\nGem\u00e4\u00df den Merkmalen 5 und 6 weisen der erste und der zweite Fehlercodierungsweg eine Datenanordnungsver\u00e4nderungsvorrichtung auf, die ausgebildet ist einen ersten Datenanordnungs\u00e4nderungsalgorithmus bzw. einen zweiten von dem ersten unterschiedlichen Datenanordnungs\u00e4nderungsalgorithmus durchzuf\u00fchren.<\/p>\n

Die Datenanordnungsver\u00e4nderungsvorrichtung soll die Daten des Datenblocks auf den Fehlererkennungs- bzw. Fehlerkorrekturalgorithmus vorbereiten. Das Klagepatent nennt z.B. zeitliche und r\u00e4umliche B\u00fcndelfehler, die von einem Fehlercodierungsalgorithmus besser erkannt werden, wenn die Daten des ersten Datenblocks entsprechend umsortiert wurden (vgl. Klagepatentschrift, Abs. [0071] ff.).<\/p>\n

Konkret erzeugt die Datenanordnungsver\u00e4nderungsvorrichtung auf Basis des eingegebenen ersten Datenblocks mit Hilfe eines bestimmten Datenanordnungsver\u00e4nderungsalgorithmus einen zweiten Datenblock, der an den Fehlercodierer weitergegeben wird (Klagepatentschrift, Abs. [0023] und [0069]). Dabei ver\u00e4ndert die Datenanordnungsver\u00e4nderungsvorrichtung die Anordnung der Daten in dem ersten Datenblock in der Art und Weise, dass ein zweiter Datenblock mit einer ge\u00e4nderten Datenanordnung entsteht. Dieser zweite Datenblock ist nichts anderes als der erste Datenblock, allerdings durch \u00c4nderung der Anordnung der Daten aufbereitet f\u00fcr den nun folgenden Fehlererkennungs- bzw. Fehlerkorrekturalgorithmus. Mit Hilfe dieses Algorithmus wird nun der Fehlercodierungsdatenblock f\u00fcr den ersten Datenblock erzeugt.<\/p>\n

Ein \u201eSeriell-Parallel-Wandler\u201c allein stellt nicht zwingend eine Datenanordnungsver\u00e4nderungsvorrichtung im Sinne des Klagepatents dar. Der Begriff beschreibt lediglich, in welcher zeitlichen Reihenfolge \u2013 nacheinander oder gleichzeitig \u2013 Daten \u00fcbertragen werden. Eine \u00c4nderung der Datenanordnung ist damit nicht zwingend verbunden. Denn die Bits liegen sowohl bei der seriellen wie auch bei der parallelen \u00dcbertragung in einer bestimmten Anordnung \u201esortiert\u201c vor. Eine Ver\u00e4nderung der Datenanordnung liegt erst dann vor, wenn die Daten bei der Weiterverarbeitung in einer anderen Anordnung bzw. Reihenfolge vorliegen als vorher. Dies ist beispielsweise der Fall, wenn bei einer Speichermatrix die Werte spaltenweise eingetragen, jedoch zeilenweise ausgelesen werden (vgl. Klagepatentschrift, Abs. [0070]).<\/p>\n

Auch aus dem Ausf\u00fchrungsbeispiel 4 folgt, dass erst durch die Seriell-zu-Parallel-Wandlung und die Reihenfolgen\u00e4nderung im ersten oder zweiten Teilbereich der erste bzw. der zweite Datenanordnungs\u00e4nderungsalgorithmus realisiert wird (vgl. Klagepatentschrift, Abs. [0060]). In Figur 4 wird die Datenanordnungs\u00e4nderungsvorrichtung durch den Seriell-zu-Parallel-Wandler, die programmierbare logische Einheit und den Demultiplexer gebildet (Klagepatentschrift, Abs. [0058]).
\nIII.
\nVor dem Hintergrund dieser Auslegung l\u00e4sst sich jedenfalls nicht feststellen, dass durch Angebot und Vertrieb der angegriffenen Ausf\u00fchrungsform (die unstreitig nach dem Standard ausgestaltet ist) die Merkmale 2, 3, 5 und 6 des Anspruchs 1 des Klagepatents verletzt werden. Denn es ist nicht erkennbar, dass diese Merkmale ihren Niederschlag im Standard gefunden haben.<\/p>\n

1.
\nEs ist nicht erkennbar, dass in dem Standard mehrere Fehlercodierungswege im Sinne des Klagepatents beschrieben werden (Merkmale 2 und 3). Auch eine Auswahl eines von mehreren Fehlercodierungswegen l\u00e4sst sich dem Standard nicht entnehmen.<\/p>\n

Entgegen der Auffassung des Kl\u00e4gers l\u00e4sst sich nicht feststellen, dass die Erzeugung des Fehlercodierungsdatenblocks im Fall eines Lesevorgangs (READ CRC) und die Erzeugung des Fehlercodierungsdatenblocks im Fall eines Schreibvorgangs (WRITE CRC) zwei Fehlercodierungswege im Sinne des Klagepatents sind. Denn f\u00fcr ein und denselben Datenblock sind nicht mehrere Wege zur Fehlercodierung er\u00f6ffnet. Vielmehr steht bei der angegriffenen Ausf\u00fchrungsform der Signalweg bereits fest, wenn der erste Datenblock \u00fcberhaupt erst entsteht \u2013 beim Lesevorgang am Ausgang des Memory Core bzw. der Invertierung, beim Schreibvorgang an den Eing\u00e4ngen DQ0-DQ7 und DBI bzw. hinter dem Seriell-Parallel-Wandler. Auch innerhalb des Schreib- und des Lesevorgangs stehen keine zwei Fehlercodierungswege zur Verf\u00fcgung.<\/p>\n

Der eingeschlagene Weg \u2013 und damit auch die Art der Datenanordnung des Datenblocks, der bei CRC8 ankommt \u2013 ist f\u00fcr jeden Datenblock, der geschrieben wird, exakt der gleiche. In Figur 18 des Standards ist es f\u00fcr den an den Eing\u00e4ngen \u201eDQ0-DQ7, DBI0#\u201c bzw. hinter dem \u201eSerial to Parallel Converter\u201c entstandenen Datenblock der ab \u201eDQ0-DQ7, DBI0#\u201c bzw. an dem \u201eSerial to Parallel Converter\u201c nach oben verlaufende Weg bis zu \u201eCRC8\u201c. Daf\u00fcr, dass ab \u201eDQ0-DQ7, DBI0\u2018\u201c oder ab dem \u201eSerial to Parallel Converter\u201c ein anderer Weg eingeschlagen werden oder auf dem eingeschlagenen Weg zwischen zwei unterschiedlichen Datenanordnungs\u00e4nderungsalgorithmen gew\u00e4hlt werden kann, bestehen keine Anhaltspunkte.<\/p>\n

Aus Figur 18 ergibt sich, dass der Weg des Datenblocks im Lesemodus, der am Ausgang des \u201eDram Core\u201c bzw. hinter \u201eDBI\u201c entsteht, vom \u201eDRAM Core\u201c zu \u201eCRC8\u201c lediglich \u00fcber einen Signalweg (nach unten und sodann rechts hoch) l\u00e4uft. Auch hier bestehen keine Anhaltspunkte daf\u00fcr, dass nach Einschlagen dieses alternativlosen Weges zwischen zwei Datenanordnungs\u00e4nderungsalgorithmen gew\u00e4hlt werden kann. Im \u00dcbrigen behauptet auch der Kl\u00e4ger nicht, dass der Datenblock im Schreibmodus bzw. der Datenblock im Lesemodus innerhalb eines dieser Modi unterschiedliche Fehlercodierungswege beschreiten kann.<\/p>\n

2.
\nDem Standard lassen sich dar\u00fcber hinaus nicht zwei Datenanordnungs\u00e4nderungsvorrichtungen entnehmen, die ausgebildet sind, unterschiedliche Datenanordnungs\u00e4nderungsalgorithmen auszuf\u00fchren (Merkmale 5 und 6).<\/p>\n

Es l\u00e4sst sich nicht feststellen, dass im Standard Daten mit Blick auf die nachfolgende Fehlererkennung durch den Fehlercodierer (im Standard: CRC8) umgeordnet werden. Es ist nicht erkennbar, dass der Kasten \u201eDBI\u201c in Figur 18 des Standards unterhalb des \u201eDRAM Core\u201c, leicht links versetzt, oder der \u201eSeriell to Parallel Converter\u201c (Kasten: \u201e8:1\u201c) oben links in Figur 18 des Standards die vom Klagepatent geforderte Datenumgruppierung innerhalb eines Datenblocks leisten kann.<\/p>\n

In den Kasten \u201eDBI\u201c (\u201cData Bus Inversion\u201c) werden 64 Datenbits im Auslesemodus eingegeben, die parallel auf einmal aus den Speicherzellen (\u201eDRAM Core\u201c) ausgelesen wurden. Diese Datenbits werden im Kasten \u201eDBI\u201c ggf. invertiert und zusammen mit 8 DBI-Bits in einer Matrix von 72 Zellen ausgegeben. Die 72 Bits werden sodann dem Fehlercodierer \u201eCRC8\u201c zugef\u00fchrt, um den Fehlercodierungsdatenblock zu erzeugen. Es ist bereits nicht erkennbar, dass allein die Invertierung im DBI-Block eine patentgem\u00e4\u00dfe Anordnungsver\u00e4nderung bewirkt. Aus der in Bezug genommenen Figur 18 ergibt sich schon nicht, dass das Hinzuf\u00fcgen der 8 DBI-Bits zu den 64 Bits dazu dient, die Daten des 64-Bits-Datenblocks in der Art und Weise anzuordnen, dass der Datenblock durch die andere Anordnung seiner Daten auf die Fehlererkennung vorbereitet wird. Dar\u00fcber hinaus d\u00fcrfte die CRC-Codierung beim Lesevorgang der \u00dcberpr\u00fcfung eines Fehlercodierungsdatenblocks und nicht der Erstellung eines ersten Fehlercodierungsdatenblocks dienen. W\u00e4hrend es bei der Erstellung des ersten Fehlercodierungsdatenblocks im Schreibvorgang denkbar ist, dass auch ein Datenblock mit 64 Bits (als ein Vielfaches von 8) dem Fehlercodierer CRC8 zugef\u00fchrt wird, d\u00fcrfte dies bei der \u00dcberpr\u00fcfung eines Fehlercodierungsdatenblocks im Lesevorgang nicht der Fall sein. Denn erst die 8 DBI, die die Invertierung anzeigen, machen aus dem Datenblock einen Datenblock, der der \u00dcberpr\u00fcfung unterzogen werden soll. Demnach setzt die CRC8-Codierung im Lesevorgang einen 72-Bit-Datenblock voraus. Der 72-Bits-Datenblock entsteht jedoch erst nach der Invertierung. Dass aber die Daten des im Lesevorgang \u00fcberhaupt erst codierungsf\u00e4higen 72-Bits-Datenblock vor Erreichen des CRC8 umgruppiert werden, ist Figur 18 bereits nicht zu entnehmen.<\/p>\n

In Bezug auf den Schreibvorgang ist ebenfalls nicht erkennbar, dass die jeweils 9 gleichzeitig empfangenen Daten (8 DQ-Daten und 1 DBI-Datum), die in den Kasten \u201e8:1\u201c oben links in Figur 18 des Standards, dem \u201eSerial to Parallel Converter\u201c, eingegeben werden, in dem 72 Bit-Paket anders angeordnet sind als zuvor, bevor sie dem \u201eCRC8\u201c zugef\u00fchrt werden. Der Verweis auf die Ausf\u00fchrungsbeispiele und die Beschreibung des Klagepatents reicht nicht, da der Seriell-zu-Parallel-Wandler alleine nicht zwingend eine Datenanordnungsver\u00e4nderungsvorrichtung bildet.<\/p>\n

IV.
\nDa eine Verletzung von Anspruch 1 des Klagepatents nicht feststellbar ist, scheidet auch die Verletzung von Anspruch 11 des Klagepatents, die die Parteien im \u00dcbrigen nicht weiter diskutieren, aus.<\/p>\n

V.
\nDie Kostenentscheidung beruht auf \u00a7 91 Abs. 1 ZPO. Die Entscheidung zur vorl\u00e4ufigen Vollstreckbarkeit folgt aus \u00a7 709 ZPO.<\/p>\n

Streitwert: 1.000.000,00 \u20ac<\/p>\n","protected":false},"excerpt":{"rendered":"

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